高級(jí)FPGA邏輯工程師
20000-30000元
成都
應(yīng)屆畢業(yè)生
學(xué)歷不限
成都
應(yīng)屆畢業(yè)生
學(xué)歷不限
- 全勤獎(jiǎng)
- 節(jié)日福利
- 不加班
- 周末雙休
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職位描述
該職位信息待核驗(yàn)，請(qǐng)仔細(xì)了解后再進(jìn)行投遞！
崗位職責(zé)：
1、根據(jù)項(xiàng)目需求選擇合適的邏輯器件、開發(fā)工具，完成軟件、硬件接口定義；
2、完成模塊的代碼設(shè)計(jì)、仿真、調(diào)試及測(cè)試；
3、負(fù)責(zé)雷達(dá)算法邏輯設(shè)計(jì)、仿真、調(diào)試及測(cè)試；
4、對(duì)設(shè)計(jì)代碼進(jìn)行綜合實(shí)現(xiàn)及時(shí)序檢查。
任職要求：
1、電子工程、通信工程相關(guān)專業(yè)，熟悉相控陣天線波束控制原理優(yōu)先；
2、具有5年以上相關(guān)設(shè)計(jì)經(jīng)驗(yàn)，可獨(dú)立完成整機(jī)接口、算法及邏輯等功能方案與代碼實(shí)現(xiàn)；
3、精通VerilogHDL或VHDL語言，具有良好的代碼風(fēng)格；
4、熟悉Xilinx/Altera/Latice/Acetl等FPGA體系架構(gòu)、資源、IP核；
5、具有較強(qiáng)的協(xié)作和溝通能力，具備熟練的英文讀寫能力。
1、根據(jù)項(xiàng)目需求選擇合適的邏輯器件、開發(fā)工具，完成軟件、硬件接口定義；
2、完成模塊的代碼設(shè)計(jì)、仿真、調(diào)試及測(cè)試；
3、負(fù)責(zé)雷達(dá)算法邏輯設(shè)計(jì)、仿真、調(diào)試及測(cè)試；
4、對(duì)設(shè)計(jì)代碼進(jìn)行綜合實(shí)現(xiàn)及時(shí)序檢查。
任職要求：
1、電子工程、通信工程相關(guān)專業(yè)，熟悉相控陣天線波束控制原理優(yōu)先；
2、具有5年以上相關(guān)設(shè)計(jì)經(jīng)驗(yàn)，可獨(dú)立完成整機(jī)接口、算法及邏輯等功能方案與代碼實(shí)現(xiàn)；
3、精通VerilogHDL或VHDL語言，具有良好的代碼風(fēng)格；
4、熟悉Xilinx/Altera/Latice/Acetl等FPGA體系架構(gòu)、資源、IP核；
5、具有較強(qiáng)的協(xié)作和溝通能力，具備熟練的英文讀寫能力。
注：聯(lián)系我時(shí)，請(qǐng)說是在四川人才網(wǎng)上看到的。
工作地點(diǎn)
地址：成都雙流區(qū)高新區(qū)人工智能創(chuàng)新中心二期（成都市高新區(qū)新程大道1699號(hào)）
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詳細(xì)位置，可以參考上方地址信息
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職位發(fā)布者
HR
成都瑞迪威科技有限公司
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電子技術(shù)·半導(dǎo)體·集成電路
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51-99人
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公司性質(zhì)未知
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高新西區(qū)天辰路88號(hào)
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