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1.負(fù)責(zé)完成模塊級(Block Level)或中小規(guī)模芯片從邏輯綜合(Synthesis)、布局規(guī)劃(Floorplan)、布局(Placement)、時鐘樹綜合(CTS)到布線(Routing)和物理驗證(DRC/LVS)的完整流程
2.進(jìn)行靜態(tài)時序分析(STA)和時序收斂(Timing cosure)，能夠獨(dú)立分析并解決常見的時序違例
3.完成功耗、壓降(IR Drop)和信號完整性(SI)等基本分析，并能反饋優(yōu)化建議
4.熟練使用行業(yè)豐流EDA工具(如Synopsys的Fusion Compiler, IC Compiler ll，PrimeTime; Cadence的Innovus,Tempus等)，利用TCL、Perl、Python等腳本語言進(jìn)行任務(wù)自動化，提升設(shè)計效率，具備初步的流程腳本開發(fā)和優(yōu)化能力
5.與前端設(shè)計工程師密切溝通，反饋物理實現(xiàn)階段發(fā)現(xiàn)的時序、面積、功耗等問題，并協(xié)同優(yōu)化。支持測試(DFT)和模擬混合信號(AMS)等團(tuán)隊的協(xié)同設(shè)計需求。能夠識別并上報設(shè)計中的潛在風(fēng)險
崗位要求
1.本科及以上學(xué)歷，微電子、集成電路、電子工程、計算機(jī)等相關(guān)專業(yè)
2.能夠獨(dú)立負(fù)責(zé)復(fù)雜模塊或中小規(guī)模芯片的完整物理實現(xiàn)，有成功量產(chǎn)經(jīng)驗者更佳
3.掌握數(shù)字芯片物理實現(xiàn)的全流程和靜態(tài)時序分析(STA)原理。了解半導(dǎo)體器件物理和深亞微米工藝下的基本設(shè)計挑戰(zhàn)。對低功耗設(shè)計方法、信號完整性分析等有更深理解，能優(yōu)化流程和方法學(xué)，具備初步的問題預(yù)見和系統(tǒng)性解決能力
4.熟練使用主流EDA工具，掌握TCL/Shel等腳本語言進(jìn)行自動化處理，具備較強(qiáng)的腳本開發(fā)能力以優(yōu)化設(shè)計流程(如使用Python/Perl)，調(diào)試和問題分析能力更突出。
5.具備良好的分析解決問題能力、團(tuán)隊協(xié)作精神和溝通能力，工作細(xì)致認(rèn)真，有責(zé)任心和較強(qiáng)的抗壓能力，在項目中有較強(qiáng)的主動性和技術(shù)推動力